Laporan Akhir Modul 1 (Percobaan 5)






1. Jurnal [Kembali]



2. Alat dan Bahan [Kembali]

  1. Saklar SPDT
  2. VCC
  3. Ground
  4. LED
  5. Clock
  6. Flip Flop JK 74LS112

3. Rangkaian Simulasi [Kembali]




4. Prinsip Kerja Rangkaian [Kembali]

Percobaan 5 terdiri atas 1 rangkaian yang terdiri atas 4 buah saklar SPDT, 1 buah VCC, 2 buah Ground, 2 buah LED-RED, 1 buah Clock, dan 1 buah Flip Flop JK 74LS112. Rangkaian ini merupakan sebuah rangkaian T flip flop yang dibuat dari sebuah rangkaian JK flip flop. Input J dan K dari JK flip flop digabungkan menjadi 1 dan input clock menjadi input T pada T flip flop. T Flip-flop merupakan rangkaian flip-flop yang telah di buat dengan menggunakan flip-flop J-K yang kedua inputnya dihubungkan menjadi satu maka akan diperoleh flip-flop yang memiliki watak membalik output sebelumnya jika inputannya tinggi dan outputnya akan tetap jika inputnya rendah.

Pada rangkaian, input J dan K diset berlogika 1. Kemudian, kaki Clock sebagai input T (B2), kaki S sebagai B1, kaki R sebagai B0, Output Q sebagai H7, dan Output Q' sebagai H6. Ketika input T (B2) bernilai X artinya input T tidak mempengaruhi output dari rangkaian sehingga input T bisa berlogika 1 atau 0 (tidak relevan). Kemudian input B1 (S) berlogika 1 dan input B0 (R) berlogika 0 sehingga akan menghasilkan output Q (H7) berlogika 0 dan output Q' (H6) berlogika 1. 

Ketika input T bernilai X, input B1 (S) berlogika 0 dan input B0 (R) berlogika 1 maka output Q (H7) akan berlogika 1 dan output Q' (H6) berlogika 0. Output Q dan Q' selalu berlawanan. 

Namun, pada kondisi ketiga, yaitu ketika input T bernilai X, input B1 (S) berlogika 0 dan input B0 (R) berlogika 0 maka output Q (H7) akan berlogika 1 dan output Q' (H6) berlogika 1. Kondisi ini jarang ditemukan. 

Saat input T berbentuk gelombang (inputnya 0 atau 1 secara bergantian), input B1 (S) berlogika 1 dan input B0 (R) berlogika 1 maka output Q (H7) dan output Q' akan berlogika 0 atau 1 secara beralih-alih. 



5. Video Simulasi [Kembali]



6. Analisa [Kembali]

Bandingkan hasil percobaan dan teori!
Jawab:

Tabel kebenaran T flip flop:

Hasil Percobaan:

                                  

Berdasarkan tabel kebenaran T flip flop dan hasil percobaan di atas didapatkan nilai output yang sama baik output Q ataupun Q'. Saat kondisi Asynchronous Reset, yaitu input T bernilai X, input S berlogika 1 dan input R berlogika 0, didapatkan output Q berlogika 0 dan Q’ berlogika 1 pada hasil percobaan dan teori. 

Saat kondisi Asynchronous Set, yaitu input T bernilai X, input Set berlogika 0 dan input Reset berlogika 1, didapatkan output Q berlogika 1 dan Q’ berlogika 0 pada hasil percobaan dan teori. 

Saat kondisi Prohibited, yaitu input T bernilai X, input Set berlogika 0 dan input Reset berlogika 0, didapatkan output Q berlogika 1 dan Q’ berlogika 1 pada hasil percobaan dan teori. 

Saat kondisi Toggle, yaitu input T berbentuk gelombang (inputnya 0 atau 1 secara bergantian), input Set berlogika 1 dan input Reset berlogika 1, didapatkan output Q dan Q’ berlogika 1 atau 0 dengan beralih-alih pada hasil percobaan dan teori.



7. Link Download [Kembali]
      

Tidak ada komentar:

Posting Komentar

Langganan: Postingan (Atom)